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CMOSゲートの遅延時間の定性的な説明

むかし、本業ではないけれど、関連した部署にいたから、ちょっと、解説。
INVのアップ方向ダウン方向とも、トランジスタ１本のオン抵抗という抵抗で、次段や配線というコンデンサを駆動する、RC時定数という観点で説明。

ヤフー知恵袋の本文解説はこちら

追記すると、RC時定数等価回路のトランジスタ数から考えて、
NANDは、Nchが直列2本で抵抗値大きい
NORのPchも直列2本で抵抗値遅い
NANDのPchと、NORのNchは、並列なので、一本オンに対して二本オンで抵抗値半減
(入力組み合わせで、並列2本トランジスタの場合があるので"=>"とい表記にする）

tr（Pchによる立ち上がり時間）（早い）Nand=>INV>>NOR　（遅い）
tf（Nchによる立ち下がり時間）（早い）NOR=>INV>>NAND　（遅い）

引用先にあるように（早い）Nch＞Pch（遅い）が一般常識とすると
Nand(tr)=>NOR(tf)=>INV>>NAND(tf)>NOR(tr)
かな？