CMOSの性能がプロセスに影響するという定性的な説明を、他の回答つかないので、ちょっと説明（
2018/7/218:49:31）。なぜだか知らねど、１年半後（2020/1/6）に削除される。なんでやねん。
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参照資料の提示が無いので一般論。これをもとに手持ち参照資料見ながら考えて。 CMOS回路は、定常状態は、DCパスがないので、電流がながれません。他のトランジスタから見て、CMOS FET入力は抵抗性∞の仮定でok（バイポーラトランジスタはちゃいますよ）。 出力が反転した時に、PFET,NFETの間に両者導通の極短い時間ショート電流（貫通と呼ぶ）も流れますが、トランジスタが、負荷のコンデンサを充放電する電流が消費電流の大多数です。 電流⇒電荷（の移動）Q＝CV Cは負荷容量で、配線容量と、つながったトランジスタのゲート入力容量。さらにいうと自己のドレイン容量というのも負荷容量だったかしら。 つまり、コンデンサを小さくする＝より微小プロセスで作り直すというのも一番原理的な方法であったりします。 それと、V：早い話、3.3Vまで充電するのと、５Vまで充電するのでは５割ほど消費電流が単純に違うのがわかるかと思います。 性能を示す式明示ないので、勝手に想像。ちがっていたら、それに合わせて考えてみて。CMOS回路は、トランジスタが、コンデンサを充放電する動作なので、等価回路は、抵抗経由で、コンデンサを充放電するイメージでよいはず。で、電源電圧が低いほうが、一見早く完全充電できるように思うんだけど、同じプロセスの同じサイズのトランジスタで考えると、トランジスタのオン抵抗が、電源電圧が下がると、どんどん大きくなります、CR過渡解析で、Rがでかくなれば、充電遅くなるという理屈です。だから遅くなるという趣旨の質問じゃないかな？ （勝手な予想なので責任とれませんよ） そうそう、質問に出てこない項目でｆも本来あります。 ｆというのは、一番簡単なのは、システムクロックの周波数。このサイクルで全トランジスタがon/off毎回反転するわけありませんが、それでも、（トランジスタの活性確率をしめす）何らかの係数をかけて周波数に比例した電流が流れることになります。 古い設計者は、全回路、クロック同期なんて、野蛮な回路は嫌いで、必要最低限の周波数の分周クロックを、必要なタイミングで、必要な回路にだけ印可するようなシステムが美しいと考えたりします（うーん、だから時代遅れと呼ばれる）PR
